Hej,
Znalazlłm w ksiażce schemat przetwornika, czy ten układ jest poprawny? Czy nie powinien być oparty na bramkach AND?
http://tinypic.com/r/217m7c/5
Przetwornik AC - weryfikacja ukladu
Nie, a czemu pytasz?
By kondensator zaczął się ładować tranzystor musi być zatkany. A to oznacza stan niski na wejściu start.
I skoro kondensator ląduje się od zera a mamy już jakieś Uwe większe od zera to na wyjściu WO też mamy stan niski.
Co oznacza że obydwie braki NOR są "przezroczyste" i sygnał zegarowy "przedostaje" się na wyjście.
By kondensator zaczął się ładować tranzystor musi być zatkany. A to oznacza stan niski na wejściu start.
I skoro kondensator ląduje się od zera a mamy już jakieś Uwe większe od zera to na wyjściu WO też mamy stan niski.
Co oznacza że obydwie braki NOR są "przezroczyste" i sygnał zegarowy "przedostaje" się na wyjście.
Mialem problem z analiza ukladu, Czyli uklad przestaje przepuszczac sygnaly zegara gdy na wyjsciu WO pojawi sie napiecie powyzej polowy napiecia zasilania bramek, gdy WO daje napiecie w przedziale od ujemnego napiecia zasialania WO do polowy dodatniego napiecia zasialania bramki uklad zlicza impulsy i przepuszcza je do licznika?
W tym układzie WO pracuje w roli komparatora (brak zamkniętej pętli sprzężenia zwrotnego). A to oznacza, że praktycznie będziemy mieli dwa stany na wyjściu WO.
Niski i wysoki w zależności od napięcie wejściowego.
Stan wysoki na wejściu bramki NOR "blokuje" bramkę w stanie niskim na wyjściu, niezależnie od stanu na drugim wejściu.
Niski i wysoki w zależności od napięcie wejściowego.
Stan wysoki na wejściu bramki NOR "blokuje" bramkę w stanie niskim na wyjściu, niezależnie od stanu na drugim wejściu.
Jezeli stan niski to ujemne napiecie zasilania WO a dodatni to dodatnie napiecie zasilania WO to juz rozumiem. Staralem sie doszukac napiecia 0 wprowadzajacego bramke w stan "przezroczystosci"na wyjsciu WO i to mnie troche zmylilo. Tzn rozumiem ze pojawia się ono tam tez przez bardzo krotki czas ale to nie jest istotne.
Analizując pierwszy raz takie układy zakładamy idealne elementy.
Co do "przezroczystości" to chodzi mi o taką sytuację
Gdy na wyjściu WO jak i na wejściu START mamy stan niski.
Wtedy każdy sygnał zegarowy "przedostaje się" na wyjście OUT bez problemu.
Oczywiście słowa "przedostaje" nie należny rozumieć dosłowne tak samo jak tą przezroczystość.
Ale mam nadzieje, że rysunek wyjaśnia wszystko i nie trzeba nic dodawać ?
Co do "przezroczystości" to chodzi mi o taką sytuację
Gdy na wyjściu WO jak i na wejściu START mamy stan niski.
Wtedy każdy sygnał zegarowy "przedostaje się" na wyjście OUT bez problemu.
Oczywiście słowa "przedostaje" nie należny rozumieć dosłowne tak samo jak tą przezroczystość.
Ale mam nadzieje, że rysunek wyjaśnia wszystko i nie trzeba nic dodawać ?
Nic z tego nie rozumiem? Możesz jaśniej?Amugilap pisze: Staralem sie doszukac napiecia 0 wprowadzajacego bramke w stan "przezroczystosci"na wyjsciu WO i to mnie troche zmylilo. Tzn rozumiem ze pojawia się ono tam tez przez bardzo krotki czas ale to nie jest istotne.
- Załączniki
-
- 1.PNG (5.58 KiB) Przejrzano 4925 razy
Mhm, przezroczystosc bramki i caly uklad sa juz dla mnie zrozumiale, po prostu bramka NOR w przypadku gdy na jednym z wejsc bedzie stan wysoki nie bedzie zmieniala stanu na wyjsciu niezaleznie od sygnalu podanego na drugie wejscie 1 NOR 0 = 0 lub 1 NOR 1 = 0, w przypadku gdy na jeednym z wejsc bedzie stan niski (o czym w moim przypadku decyduje wyjscie WO) sygnal podawany na drugie wejscie bedzie decydowal o tym co pojawi sie na wyjsciu 0 NOR 0 = 1 lub 0 NOR 1 = 0 czyli bramka stanie sie własnie przezroczysta w sensie przepuszczania sygnalow logicznych. W maliny wprowadzilo mnie moje poczatkowe zalozenie ze stan niski na wyjsciu WO to musi byc 0V a tak naprawde stan niski w tym przypadku to ujemne napiecie zasilania wzmacniacza operacyjnego. Oczywiscie na wyjsciu wzmacniacza operacyjnego pojawia sie przez znikoma chwile napiecie 0V gdy napiecia na obu wejsciach WO są idealnie równe ale to nie istotne z punktu widzenia pracy ukladu. Niemal natychmiast pojawia na wyjsciu WO dodatnie napiecie zasilania WO które wrowadza nastepujaca po nim bramke w stan blokowania sygnałow zegarowych. Dzieki za pomoc w rozwiazaniu ukladu 
Jakos odruchowo zalozylem ze GND to bedzie pin 0V ukladu z bramkami. Czyli że uklad zasilany jest w np w ten sposob że np WO +5V i - 5V a bramki 0V i 5V, a przeciez bramki moga byc zasilane tym samym napieciem -5V i 5V a punkt odniesienia jest kwestia umowna.