Opóźnienia w układach xc9500xl.

Dyskusje ogólne na temat "cyfrówki" czyli wszystko o TTL/CMOS, językach VHDL i VERILOG, bramkach, rejestrach, przerzutnikach... Dobre miejsce na pytania odnośnie uniwersalnych programatorów (np. Willem) a także podłączania własnych peryferiów do komputera PC.
ODPOWIEDZ
Awatar użytkownika
michalstec1
Użytkownik
Posty: 202
Rejestracja: 20 kwie 2007, 13:24
Lokalizacja: Jazowsko
Kontakt:

Opóźnienia w układach xc9500xl.

Post autor: michalstec1 » 28 cze 2010, 17:50

Witam.
Mam parę pytań dotyczących układu xc95144xl 10ns.

1. Czy można taktować wewnętrzne przerzutniki częstotliwością 100MHz? Narysowałem w ISE schemat przerzutnika typu T (przerzutnik typu D z wyjściem Q połączonym przez inverter z wejściem D). W Xilinx Timing Analyzer dostałem coś takiego:
"Minimum clock period is 14.000ns (71.429 MHz). Limited by Clock Pulse Width for
XLXN_72." (XLXN_72 to wejście zegara).
Czy to znaczy że częstotliwość może wynosić 100MHz tylko dla układów kombinacyjnych? Czy coś źle zrobiłem? Próbowałem użyć gotowego przerzutnika typu T - efekt ten sam.

2. Chciałbym uzyskać przesunięcie sygnału zegara o kilka ns. Można to zrobić przez wykonanie odpowiedniego, dużego układu kombinacyjnego, ale nie wiem jak przewidzieć jak się to zsyntezuje. Czy nie istnieje jakiś prostszy sposób aby np. przepuścić sygnał przez kilka makrokomórek albo przez FastCONNECT II Switch Matrix ?

3. Czy Xilinx Timing Analyzer daje dokładne i wiarygodne wyniki? Czy opóźnienia w układach xc9500xl są bliskie wartościom z karty katalogowej, czy mogą się znacznie różnić w zależności od egzemplarza, temperatury?

ODPOWIEDZ