Petla sprawdzajaca z limitem czasu w VHDL

Dyskusje ogólne na temat "cyfrówki" czyli wszystko o TTL/CMOS, językach VHDL i VERILOG, bramkach, rejestrach, przerzutnikach... Dobre miejsce na pytania odnośnie uniwersalnych programatorów (np. Willem) a także podłączania własnych peryferiów do komputera PC.
ODPOWIEDZ
Yavin
-
Posty: 1
Rejestracja: 09 gru 2009, 11:11
Lokalizacja: skątowni

Petla sprawdzajaca z limitem czasu w VHDL

Post autor: Yavin » 09 gru 2009, 11:29

Mam sobie sobie taki kod:

Kod: Zaznacz cały

process(WR)
	begin
		if(WR='1' AND WR'event) then
			
			. . .
			. . .
			. . .

		end if;
	end process;
W miejscu kropek chciałem zaimplementować taka oto funkcjonalność jak na obrazku i nie wiem jak to zrobić
Obrazek

dodam ze chciałem w tym procesie powtorzyc kilka razy ten kod, wiec chyba wait odpada.

ODPOWIEDZ