Skok napięcia zegara wyjściowego FPGA jest zbyt mały

[EfrainKenson]

Używam Xilinx Spartan3E chip do projektowania modułu przechowywania danych SDRAM, umieściłem globalny zegar przez ODDR2 do wyjścia zegara do SDRAM dla odczytu danych i próbek zapisu, ale znalazłem, że wyprowadzam ten zegar 80M, gdy huśtawka napięcia jest tylko 500mV, im wyższa częstotliwość tym mniejsza huśtawka napięcia. I chcę przesunąć zegar SDRAM do 140M, jak rozwiązać ten problem?

Warunki pracy FPGA: Napięcie BANK: 3.3V