Skok napięcia zegara wyjściowego FPGA jest zbyt mały

Czyli wszystko co dotyczy wyposażenia elektronika: multimetry, oscyloskopy, generatory, zasilacze, lutownice itp. Również tutaj można zadawać pytania co, jak i czym można mierzyć. Porady dotyczące montażu układów, lutowania, wykonywania obwodów drukowanych itp.
ODPOWIEDZ
EfrainKenson
-
Posty: 15
Rejestracja: 21 lip 2021, 7:01

Skok napięcia zegara wyjściowego FPGA jest zbyt mały

Post autor: EfrainKenson » 02 sie 2021, 11:22

Używam Xilinx Spartan3E chip do projektowania modułu przechowywania danych SDRAM, umieściłem globalny zegar przez ODDR2 do wyjścia zegara do SDRAM dla odczytu danych i próbek zapisu, ale znalazłem, że wyprowadzam ten zegar 80M, gdy huśtawka napięcia jest tylko 500mV, im wyższa częstotliwość tym mniejsza huśtawka napięcia. I chcę przesunąć zegar SDRAM do 140M, jak rozwiązać ten problem?

Warunki pracy FPGA: Napięcie BANK: 3.3V

ODPOWIEDZ