Bramka NAND CMOS

[Merki_1988]

Zaczytałem się w cyklu artykułów o cyfrówce ze starych numerów EdW. W jednym z nich były omawiane bramki CMOS i narysowany schemat jak w załączniku.

Nie do końca jednak jestem przekonany jak układ zadziała gdy na oba wejścia podamy stany wysokie.

Gdy na oba wejścia damy "0" to przewodzić będą górne tranzystory typu p bodajże i na wyjściu będzie stan wysoki pomniejszony o spadek napięcia na Rds(on) tranzystorów tak? Dalsze dwa obwody to bufory co jak odczytuje z wykresu poprawia charakterystykę przełączania.

Ale co gdy podamy na wejścia "1" lub na jedno "0" a na drugie "1"?

Gdy na oba podamy "1" powinny zadziałać dolne tranzystory typu n i na wyjściu na skutek płynącego prądu przez nie powinien być stan niski. Jednak nijak nie mogę odgadnąć którędy ten prąd miałby przez nie płynąć (jedyne obwody zamykają się przez MOSFET-y p ale one są w tym czasie wyłączone). O co biega?

[Jony130]

No właśnie to jest podstawowa zaleta układów CMOS.
W stanie statycznym nie pobierają prawie w ogóle prądu.
Prąd pobierany jest tylko w chwili przełączenia, bo wiadomo w chili przełączania przez bardzo krótki czas przewodzą obydwa tranzystory, góry i dolny. Dodatkowo płynie też prąd konieczny do przeładowania pojemności pasożytniczych.
I w sytuacji statycznej prąd zaczyna płynąc przez ostatnie tranzystory tylko w sytuacji gdy podłączymy jakieś obciązenie.

[Merki_1988]

Hah no tak, zapomniałem i się głupio zapomniałem, że bramka CMOS w stanie ustalonym nie powinna pobierać prądu rozumiem więc, że w stanie ustalonym na drenie górnego niebieskiego tranzystora typu n cały czas utrzymuje się napięcie o stanie logicznym "0" (oczywiście ten tranzystor na wejściu ma stan wysoki aby był wyzwolony)?

[Jony130]

rozumiem więc, że w stanie ustalonym na drenie górnego niebieskiego tranzystora typu n cały czas utrzymuje się napięcie o stanie logicznym "0" (oczywiście ten tranzystor na wejściu ma stan wysoki aby był wyzwolony)?

Tak.

[Merki_1988]

Ok, to korzystając jeszcze z topicu chciałbym zapytać o jedną rzecz która jest dla mnie niejasna.

Na wejściach CMOS występują zabezpieczenia w postaci diod jak na rysunku.

W dalszej części artykułu pisze, że aby zabezpieczenie było w 100% skuteczne to należy szyny zasilania zewrzeć np. małym rezystorem lub kondensatorem. Domyślam się, że to utworzy dla prądu powstałego przy wyładowaniu statycznym zamkniętą drogę prądu. Ale czy to nie spowoduje zwarcia najwzyklejszego?? A może rezystor ten lub pojemność usuwa się po zmontowaniu układu?

[Jony130]

Domyślam się, że to utworzy dla prądu powstałego przy wyładowaniu statycznym zamkniętą drogę prądu

Tak

Ale czy to nie spowoduje zwarcia najwzyklejszego

Meżnie nie zwarcie tylko zwiększa to pobor prądu z zasilacza.
Dlatego zamiast rezystora dajemy tylko kondensator.

[Merki_1988]

Ano kondensator to już lepsze wyjście, pod warunkiem, że nie stosujemy dużej szybkości przełączania bramek. Bo w przeciwnym razie problem chyba nadal pozostanie problemem a co gorsza nawet się powiększy zapewne (konieczność przeładowywania konda a jego reaktancja maleje przy wzroście częstotliwości czyli duży prąd pobierany, mam rację?)

[Jony130]

A gdzie tam, przez kondensator przepływa tylko "składowa zmienna" więc żadnego zwarcia nie będzie.

[Merki_1988]

Racja pomieszałem obwód wejściowy bramki z zaciskami zasilania które będzie stałe i niezmienne. Ale czy w czasie gdy kondensator będzie naładowany a na wejściu dotkniemy się naładowani chociażby do napięcia Uzas+0,7V (wtedy zaczną przewodzić diody jak mniemam) to czy układ spełni swoją rolę? Przecież napięcie na kondensatorze nie zmieni się, a jak będzie naładowany to tak jakby go tam nie było (chyba, że uwzględnić drobne wahania napięcia zasilania)...

[Jony130]

Nie bardzo rozumiem, możesz jaśniej?
Dodatkowo pamiętaj że ładunek statyczny nie niesie z sobą zbyt dużej energii

[Merki_1988]

Chodzi mi o to, że rozważam dwie sytuacje:

a) montujemy układ na płytce drukowanej, wlutowujemy owy kondensator między plus i minus. Załóżmy, że dotykamy wejścia będąc naładowanym do jakiegoś tam napięcia (większego niż 1,4V),zaczyna przewodzić górna dioda w zabezpieczeniu, kondensator się troszkę naładuje (nie mamy podłączonego zasilania), zabezpieczenie odegra swoją rolę

b) zmontowany już układ podłączamy do zasilania i włączamy, kondensator naładuje się do napięcia zasilania, teraz my przypadkiem dotykamy wejścia CMOS będąc znowu naładowanym conajmniej do napięcia 1,4V + Uzas-wtedy zacznie przewodzić znowu górna dioda. Na jej katodzie jest jednak cały czas plus zasilania, tak samo na jednej z okładek kondensatora więc w tym punkcie napięcie nie może się zwiększyć. Stąd naładowany kondensator nie przepuści naszego ładunku statycznego bo nie przepuszcza on składowej stałej gdy jest naładowany. Którędy więc popłynie nasz prąd, który jest skutkiem wyładowania statycznego? Czy obwód wtedy zamknie się przez źródło zasilania? Jasne jest, że taka sytuacje nie trwałaby długo gdyż jak sam powiedziałeś niewiele energii w ładunku statycznym...

Dołączam rysunek jak ja to widzę.

EDIT: mój błąd chyba, jeśli miałoby się zamknąć przez źródło zasilania to równie dobrze przez konda by mogło chyba ;p nie wiem czy dobrze kombinuje ale jeśli by obwód się zamknął przez źródło zasilania to zmieniłoby to jego napięcie znamionowe co pociągnie za sobą zmianę napięcia na kondensatorze (nawet jeśli to minimalną zmianę). Ale nie wychodzi na to, że to kondensator jest głównym niwelatorem owego ładunku statycznego.

Dodatkowo na rysunku jest też błąd chyba, bo napięcie na wejściu nie ma być minimalnie Uzas + 0,7V tylko U zas + 1,4 V bo są dwie diody

[Jony130]

a) montujemy układ na płytce drukowanej, wlutowujemy owy kondensator między plus i minus. Załóżmy, że dotykamy wejścia będąc naładowanym do jakiegoś tam napięcia (większego niż 1,4V),zaczyna przewodzić górna dioda w zabezpieczeniu, kondensator się troszkę naładuje (nie mamy podłączonego zasilania), zabezpieczenie odegra swoją rolę

W tym wypadku kondensator zapewnia najkrótszą drogę do masy co uruchamia D1 gdy wyładowanie elektrostatyczne jest dodatnie względem Vss.
Bo tak bez kondensatora przy dodatnim wyładowaniu to przebicie diody D2 ma uchronić przez zniszczeniem.
Proste wyładowanie elektrostatyczne powodowane "palcem" możesz sobie zamodelować przez kondensator o małej pojemności i naładowany do napięcia ponad 2KV.
Włączony między pin wejściowy i Vee albo Vdd.

W przypadku B, dioda się załącza i kondensator znowu szybko zwiera do masy.

Dodatkowo na rysunku jest też błąd chyba, bo napięcie na wejściu nie ma być minimalnie Uzas + 0,7V tylko U zas + 1,4 V bo są dwie diody

A od kiedy to prąd płynie od plusa do plusa?

[Merki_1988]

A od kiedy to prąd płynie od plusa do plusa?

Nom właśnie mi też się to wydawało ciut dziwaczne, więc gdzie niby zamyka się obwód tego prądu? Bo dopływa do masy ale chyba musi być jakieś połączenie ze źródłem napięcia statycznego prawda? Przyznam, że drogi prądów w takich przypadkach zawsze są dla mnie jakieś mało logiczne

Ale co do tego, że kond zwiera w obu przypadkach się zgadzam-mój błąd nad czym wielce ubolewam

[Jony130]

Wyładowanie elektrostatyczne tworzy się zawsze między dwoma punktami.
W wypadku układu CMOS będzie to pin wejściowy i któraż z szyn zasilania Vdd albo Vss.

[Merki_1988]

Nom tak, ja nie twierdzę, że tak nie jest

Ale nie rozumiem w jakim obwodzie zamyka się prąd (bo chyba przepływa wtedy jakiś prąd co?)-płynie od pinu wejściowego przez diode, przez kondensator do masy ale gdzie dalej?